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| 以下にVerilog-HDLの宣言についてまとめます。 ・ポート宣言 input A； //入力ポートA output B； //出力ポートB inout C； //入出力ポートC ポート宣言では、ポートリストに記述した信号の型宣言をします ・wire宣言、reg宣言 wire A； reg B； wire宣言、reg宣言ではモジュール内部で使用する信号（変数）の型宣言をします 1.ネット型（wire宣言したもの） ： 配線部分（値を保持できない） 2.レジスタ型（reg宣言したもの） ： ラッチやフリップフロップ（値を保持する） 注1）ネット型信号の代入はassignのみ可能 注2）レジスタ信号への代入はalways, inital, task, functionのみ可能 ・parameter宣言 parameterH＝1； parameter宣言により定数を定義することが可能です ・宣言時におけるビット幅指定 input [ 3：0] A； //入力ポートA output [ 7：0] B； //出力ポートB inout [15：8] C； //入出力ポートC wire [ 7：0] D； reg [15：0] E； parameter [ 3：0] CODE＝15； ビット幅をもった信号を用いるには、まず信号の宣言時に｛MSB：LSM｝の形式で ビット幅と範囲を指定する。 |
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